1. Простейшие модели и система параметров логических элементов Даже самые сложные преобразования цифровой информации, в конечном счете, сводятся к простейшим




Скачать 21,48 Kb.
Название1. Простейшие модели и система параметров логических элементов Даже самые сложные преобразования цифровой информации, в конечном счете, сводятся к простейшим
страница5/10
Дата04.02.2016
Размер21,48 Kb.
ТипДокументы
1   2   3   4   5   6   7   8   9   10

18. Флэш-память.

Флэш-память (Flash-Memory) по типу запоминающих элементов и основ­ным принципам работы подобна памяти типа E^ROM, однако ряд архитек­турных и структурных особенностей позволяют выделить ее в отдельный класс. Разработка Флэш-памяти считается кульминацией десятилетнего раз­вития схемотехники памяти с электрическим стиранием информации.

В схемах Флэш-памяти не предусмотрено стирание отдельных слов, стирание информации осуществляется либо для всей памяти одновременно, либо для достаточно больших блоков. Понятно, что это позволяет упростить схемы ЗУ, т. е. способствует достижению высокого уровня интеграции и быстродействия при снижении стоимости. Технологически схемы Флэш-памяти выполняются с высоким качеством и обладают очень хорошими параметрами.

Термин Flash по одной из версий связан с характерной особенностью этого вида памяти — возможностью одновременного стирания всего ее объема. Согласно этой версии ещё до появления Флэш-памяти при хранении сек­ретных данных использовались устройства, которые при попытках несанк­ционированного доступа к ним автоматически стирали хранимую информа­цию и назывались устройствами типа Flash (вспышка, мгновение). Это на­звание перешло и к памяти, обладавшей свойством быстрого стирания всего массива данных одним сигналом.

Одновременное стирание всей информации ЗУ реализуется наиболее про­сто, но имеет тот недостаток, что даже замена одного слова в ЗУ требует стирания и новой записи для всего ЗУ в целом. Для многих применений это неудобно. Поэтому наряду со схемами с одновременным стиранием всего содержимого имеются схемы с блочной структурой, в которых весь массив памяти делится на блоки, стираемые независимо друг от друга. Объем таких блоков сильно разнится: от 256 байт до 128 Кбайт.

Число циклов репрограммйрования для Флэш-памяти хотя и велико, но ог­раничено, т. е. ячейки при перезаписи "изнашиваются". Чтобы увеличить долговечность памяти, в ее работе используются специальные алгоритмы, способствующие "разравниванию" числа перезаписей по всем блокам мик­росхемы.

Соответственно областям применения Флэш-память имеет архитектурные и схемотехнические разновидности. Двумя основными направлениями эффек­тивного использования Флэш-памяти являются хранение не очень часто изме­няемых. данных (обновляемых программ, в частности) и замена памяти на маг­нитных дисках.

Для первого направления в связи с редким обновлением содержимого пара­метры циклов стирания и записи не столь существенны как информацион­ная емкость и скорость считывания информации. Стирание в этих схемах может быть как одновременным для всей памяти, так и блочным. Среди устройств с блочным стиранием выделяют схемы со специализированными блоками (несимметричные блочные структуры). По имени так называемых Boot-блоков, в которых информация надежно защищена аппаратными сред­ствами от случайного стирания, эти ЗУ называют Boot Block Flash Memory. Boot-блоки хранят программы инициализации системы, позволяющие вве­сти ее в рабочее состояние после включения питания.

Микросхемы для замены жестких магнитных дисков (Flash-File Memory) со­держат более развитые средства перезаписи информации и имеют идентич­ные блоки (симметричные блочные структуры). Одним из элементов структуры Флэш-памяти является накопитель (матрица запоминающих элементов). В схемотехнике накопителей развиваются два направления: наоснове ячеек типа ИЛИ-НЕ (NOR) и на основе ячеек типа И-НЕ (NAND).



Рис. 4.19. Структура матрицы накопителя Флэш-памяти на основе ячеек ИЛИ-НЕ

Накопители на основе ячеек ИЛИ-НЕ (с параллельным включением ЛИЗ-МОП-транзисторов с двойным затвором) обеспечивают быстрый доступ к словам при произвольной выборке. Они приемлемы для разных примене­ний, но наиболее бесспорным считается их применение в памяти для хра­нения редко обновляемых данных. При этом возникает полезная преемст­венность с применявшимися ранее ROM и EPROM, сохраняются типичные сигналы управления, обеспечивающие чтение с произвольной выборкой. Структура матрицы накопителя показана на рис. 4.19. Каждый столбец представляет собою совокупность параллельно соединенных транзисторов. Разрядные линии выборки находятся под высоким потенциалом. Все тран­зисторы невыбранных строк заперты. В выбранной строке открываются и передают высокий уровень напряжения на разрядные линии считывания те транзисторы, в плавающих затворах которых отсутствует заряд электронов, и, следовательно, пороговое напряжение транзистора имеет нормальное (не повышенное) значение.

Накопители на основе ячеек ИЛИ-НЕ широко используются фирмой Intel. Имеются мнения о конкурентоспособности этих накопителей и в примене­ниях, связанных с заменой жестких магнитных дисков Флэш-памятью.

Структуры с ячейками И-НЕ более компактны, но не обеспечивают режима произвольного доступа и практически используются только в схемах замены магнитных дисков. В схемах на этих ячейках сам накопитель компактнее, но увеличивается количество логических элементов обрамления накопителя.

Для улучшения технико-экономических характеристик в схемах Флэш-памяти применяются различные средства и приемы:

1. Прерывание процессов записи при обращениях процессора для чтения (Erase Suspend). Без этого возникали бы длительные простои процессора, т. к. запись занимает достаточно большое время. После прерывания про­цесс записи возобновляется под управлением внутренних средств Флэш-памяти.

2. Внутренняя очередь команд, управляющих работой Флэш-памяти, кото­рая позволяет организовать конвейеризацию выполняемых операций и ускорить процессы чтения и записи.

3. Программирование длины хранимых в ЗУ слов для согласования с раз­личными портами ввода/вывода.

4. Введение режимов пониженной мощности на время, когда к ЗУ нет об­ращений, в том числе режима глубокого покоя, в котором мощность снижается до крайне малых значений (например, ток потребления сни­жается до 2 мкА). Эти особенности очень важны для устройств с авто­номным (батарейным) питанием.

5. Приспособленность к работе при различных питающих напряжениях (5 В; 3,3 В и др.). Сама схема "чувствует" уровень питания и производит необходимые переключения для приспособления к нему.

6. Введение в структуры памяти страничных буферов для быстрого накоп­ления новых данных, подлежащих записи. Два таких буфера могут рабо­тать в режиме, называемом "пинг-понг", когда один из них принимает слова, подлежащие записи, а другой в это время обеспечивает запись своего содержимого в память. Когда первый буфер заполнится, второй уже освободится, и они поменяются местами.

7. Различные меры защиты от случайного или несанкционированного доступа.

Флэш-память с адресным доступом, ориентированная на хранение не слиш­ком часто изменяемой информации, может иметь одновременное стирание всей информации (архитектура Bulk Erase) или блочное стирание (архитектура Boot Block Rash-Memory).

Имея преемственность с ЗУ типов E^ROM и EPROM, разработанными ра­нее, схемы Флэш-памяти предпочтительнее E2ROM по информационной емкости и стоимости в применениях, где не требуется индивидуальное сти­рание слов, а в сравнении с EPROM обладают тем преимуществом, что не требуют специальных условий и аппаратуры для стирания данных, которое к тому же происходит гораздо быстрее.


19. Флэш-память с многоуровневым хранением заряда в плавающих затворах (типа StrataFlash и др.)

В 1997 г. компания Intel представила новый вид флэш-памяти (StrataFlash), в которой в одном запоминающем элементе стали храниться не один, а два бита. Это обеспечивается тем, что в плавающем затворе транзистора фикси­руется не только наличие или отсутствие заряда, но и определяется его ве­личина, которая может иметь несколько значений. Различая четыре уровня, можно хранить в одном элементе два бита.

Ранее для увеличения емкости ЗУ шли путем уменьшения размеров схемных элементов и других усовершенствований технологических процессов лито­графии. StrataFlash ознаменовала другой подход к этой проблеме. Хранения двух битов добились практически в тех же запоминающих элементах, кото­рые ранее хранили один бит, преодолев трудности ужесточения допусков на величины зарядов, вводимых в плавающий затвор. Во второй половине 1990-х гг. появились коммерческие образцы, в которых от емкости 32 Мбит разработанных к тому времени микросхем флэш-памяти перешли к емкости 64 Мбит в микросхемах StrataFlash без заметных изменений площади кри­сталла. Технология хранения в плавающих затворах нескольких уровней за­ряда была воспринята рядом фирм, выпустивших "память на многоуровневых ячейках". Общим названием запоминающих элементов их микросхем можно считать MLC (Multilevel Cells).

Запоминающие элементы MLC памяти StrataFlash программируются введе­нием в плавающий затвор одного из четырех возможных значений коли­честв заряда, каждое из которых соответствует паре двоичных цифр 11, 10, 01, 00. В зависимости от заряда запоминающий транзистор приобретает од­но Из четырех пороговых напряжений. При считывании информации к за твору транзистора прикладывают напряжение считывания. Ток запоминаю­щего транзистора зависит от порогового напряжения. Определяя ток, можно выявить состояние плавающего затвора.

На рис. 4.26 показаны распределение пороговых напряжений в четырех­уровневом запоминающем элементе (а) и схема чтения состояния запоми­нающего транзистора (б).



Рис. 4.26. Графики распределения пороговых напряжений в четырехуровневом запоминающем элементе (а) и схема чтения данных из этого элемента (б)


20. Импульсное питание ROM.

Энергонезависимость всех ROM, сохраняющих информацию при отключе­нии питания, открывает возможности экономии питания при их эксплуата­ции и соответственно, улучшения их теплового режима, что повышает на­дежность схем. Питание можно подавать только на ИС, к которой в данный момент происходит обращение. На рис. 4.18 показан обычный вариант по строения модуля памяти, состоящего из нескольких ИС, и вариант с им­пульсным питанием. В обычном варианте напряжение Ucc подключается ко всем ИС постоянно, а выбор адресуемой ИС осуществляется сигналом . В варианте с импульсным питанием работа всех ИС по входам постоян­но разрешена, но питание подключается только к выбранной микросхеме с помощью ключа, управляемого от выходов адресного дешифратора, декоди­рующего старшие разряды адреса.



Рис. 4.18. Модули постоянной памяти с обычным (а) и импульсным (б) питанием

Режим импульсного питания может многократно уменьшить потребляемую модулем мощность, но, одновременно, увеличивает время обращения к ЗУ при одиночных произвольных обращениях, т. к. после включения питания необходимо время для установления режима ИС.

При чтении данных, расположенных по близким адресам, когда старшие разряды адреса остаются; неизменными, потерь времени не возникает.


21. Использование ЗУ для решения задач обработки информации.

В предыдущих параграфах запоминающие устройства рассматривались с точ­ки зрения основной для них задачи хранения информации. Однако программируемая память есть также универсальное средство решения самых разных задач обработки информации. Применимость этого средства в указанной об­ласти определяется возможностью представления решения задачи в табличной форме. Эта форма решения возможна для задач самого разного характера.

Для уяснения возможностей ППЗУ в области решения задач обработки ин­формации целесообразно рассмотреть основные соотношения, связанные с воспроизведением логических и числовых функций,

Реализация логических (переключательных) функций

ППЗУ с организацией 2mxl принимает m-разрядный адрес и выдает одно­разрядный результат (0 или 1). Этот способ функционирования непосредст­венно воспроизводит переключательную функцию m переменных, т. к. для каждого входного набора можно при программировании ЗУ назначить необ­ходимую выходную переменную. Например, ППЗУ с организацией 1024х1 может быть использовано для воспроизведения переключательной функции 10 аргументов.

ППЗУ с организацией 2m x n по поступающему на его вход m-разрядному адресу выдает n-разрядное выходное слово, хранящееся в ячейке с данным адресом. Такое ЗУ воспроизводит систему переключательных функций, число которых равно разрядности выходного слова. Действительно, на каждом вы­ходе может быть воспроизведена любая переключательная функция in-аргументов, а совокупность выходов даст n различных функций.

В ППЗУ функции реализуются в совершенной дизъюнктивной нормальной форме, для каждой возможной конъюнкции имеется свое оборудование (выходная линия дешифратора адреса) и, следовательно, она может быть введена в выходную функцию. Какой-либо минимизации функций при подго­товке задачи к решению на основе ПИЗУ не требуется, более того, если функции уже минимизированы, то для удобства подготовки данных для программирования ЗУ их придется развернуть до самой громоздкой формы (СДНФ). Это делается либо заполнением карты Карно и последующей за­писью функции без какого-либо объединения единиц, либо введением в каждую конъюнкцию недостающих переменных х, путем домножения конъ­юнкции на равные единице выражения последующим раскрытием скобок (хi — вводимая переменная). Пример приведения функции в СДНФ:



Для воспроизведения этой функции по пяти конъюнкциям-адресам в ППЗУ следует записать единицы, по остальным адресам— нули.

Реализация функции в СДНФ определяет большие затраты элементов памя­ти, однако цена элемента памяти значительно ниже цены логического эле­мента, поэтому даже при избыточности числа элементов памяти в несколько раз (в сравнении с числом логических элементов, необходимых для воспро­изведения функции традиционным методом) реализация на ППЗУ может оказаться выгодной.

Особенности ППЗУ указывают на целесообразность его использования для реализации в первую очередь функций, не поддающихся существенной ми­нимизации.

При этом время выполнения операции — время считывания данных из ЗУ.

Реализация конечных автоматов

В канонической схеме автомата ППЗУ может заменить комбинационную цепь, поскольку оно способно воспроизводить переключательные функции. Поэтому структура автомата без потери общности может быть представлена также в виде, приведенном на рис. 4.23.



Рис. 4.23. Структура автомата, реализо­ванного на основе микросхем памяти

Начальная установка регистра задает исходное состояние элементов памяти (автомата). По этому состоянию и входным сигналам из памяти считывается код нового состояния и функции выхода. В следующем такте эти процессы повторяются. В каждом очередном такте автомат переходит в новое состояние и вырабатывает выходные функции согласно таблицам переходов и выходов.

Емкость ППЗУ определяется объемом таблиц, задающих функционирование автомата. Сведя таблицы переходов и выходов в одну, получим общее число входов m = k + q и число выходов n = р + q следовательно, для реализации автомата требуется емкость памяти М = 2k+q(p + q).

Воспроизведение арифметических операций и функциональных зависимостей

Арифметические операции и числовые (не логические) функции часто встречаются в качестве задач, решаемых цифровыми устройствами. Функ­ции задаются аналитически или таблично.

Для функций одного аргумента объем памяти таблиц легко вычислить, зная разрядности аргумента и функции. При задании аргумента т-разрядным кодом число точек, в которых задана функция, составит 2m (рис. 4.24, а). Если разрядность кода, представляющего функцию, равна n, то, очевидно, емкость памяти в битах будет равна n2m.



Рис. 4.24. К определению емкости памяти при воспроизведении табличным методом числовых функций одного (а) и двух (б) аргументов

С ростом числа аргументов объем памяти для запоминания таблиц функций быстро растет. Для функции двух аргументов разрядностей m число точек, в которых задана функция, определится как произведение чисел точек по ка­ждой из координат и составит22m (рис. 4.24, б). Объем памяти таблицы в этом случае составит М = п22m.

Для функций (. аргументов М = п22m.

Итак, с ростом разрядности слов и числа аргументов функций объем памяти таблиц быстро растет и чисто табличный метод решения задачи становится неприемлемым. В этих случаях часто очень полезны таблично-алгорит­мические методы, в рамках которых можно существенно снизить объем таб­лиц, введя небольшое число простых операций над данными.

Для произвольных функций f(x) простейший таблично-алгоритмический метод — кусочно-линейная аппроксимация, когда запоминаются только узло­вые значения функции, а в промежутках между узлами функция вычисляет­ся в предположении, что на промежутках она изменяется линейно. Число узлов назначается по соображениям точности линейной аппроксимации функции на участках. Кусочно-линейной аппроксимации с постоянным шагом соответствуют следующие представления аргумента и функции:



где хi — координата i-й узловой точки;— разность значений х и коор­динаты ближайшей слева узловой точки; — приращение функции на участке от xi до xi+1; h — шаг аппроксимации (для удобства реализации цифровыми методами шаг берут равным целой степени числа 2).



Рис. 4.25. Структура преобразователя с кусочно-линейной аппроксимацией функций

Согласно приведенным формулам структура функционального преобразователя с кусочно-линейной аппроксимацией имеет вид, приведенный на рис. 4.25.

Емкость памяти при переходе от табличного метода к таблично-алгорит­мическому, как правило, существенно сокращается, а быстродействие оста­ется довольно высоким.

Для функций двух переменных можно применить кусочно-плоскостные апроксиматоры.

22. Статические ЗУ; характеристика, запоминающий элемент, временные диаграммы.

Запоминающими элементами статических ОЗУ служат триггеры с цепями установки и сброса. В связи с этим статические ОЗУ называют также триггерными. Триггеры можно реализовать по любой схемотехнологии (ТТЛ(Ш), И2Л, ЭСЛ, n-МОП, КМОП, AsGa и др.), соответственно которой существуют разнообразные схемы ЗУ. Различие в параметрах этих ЗУ отра­жает специфику той или иной схемотехнологии. В последнее время наибо­лее интенсивно развиваются статические ЗУ, выполненные по схемотехно­логии КМОП, которая по мере уменьшения топологических норм техноло­гического процесса приобретает высокое быстродействие при сохранении своих традиционных преимуществ.

Среди отечественных серий микросхем хорошо развитыми являются серии К537 технологии КМОП и К132 технологии n-МОП.

Запоминающие элементы статических ЗУ

Запоминающий элемент ЗУ на n-МОП транзисторах (рис. 4.26, о) представ­ляет собой RS-триггер на транзисторах Т1 и Т2 с ключами выборки ТЗ и Т4. При обращении к данному ЗЭ появляется высокий потенциал на шине вы­борки ШВi (через i, j соответственно обозначены номера строки и столбца, на пересечении которых расположен ЗЭij). Этот потенциал открывает ключи выборки (транзисторы ТЗ, Т4) по всей строке, и выходы триггеров строки соединяются со столбцовыми шинами считывания-записи. Одна из столб­цовых шин связана с прямым выходом триггера (обозначена через Dj), дру­гая—с инверсным (). Через столбцовые шины можно считывать состоя­ние триггера (штриховыми линиями показан дифференциальный усилитель считывания). Через них же можно записывать данные в триггер, подавая низкий потенциал логического нуля на ту или иную шину.



Рис. 4.26. Схема триггерного запоминающего элемента на n-МОП транзисторах (а) и варианты нагрузок для схемы триггера (б, в)

При подаче нуля на выход снижается стоковое напряжение транзистора Т1, что запирает транзистор Т2 и повышает напряжение на его стоке. Это открывает транзистор Т1 и фиксирует созданный на его стоке низкий уро­вень даже после снятия сигнала записи. Триггер установлен в состояние логической единицы. Аналогичным образом нулевым сигналом по шине Dj можно установить триггер в нулевое состояние. При выборке строки со своими столбцовыми шинами соединяются все триггеры строки, но только одна пара шин связывается с выходными цепями считывания или входной цепью записи в соответствии с адресом столбца.

Резисторы г служат для уменьшения емкостных токов в моменты открывания ключевых транзисторов и реализуются как части диффузионных облас­тей этих транзисторов.

В качестве нагрузки могут быть использованы двухполюсники, показанные на рис. 4.26, б. В первом случае это n-МОП транзистор со встроенным ка­налом и нулевым напряжением затвора, т. е. обычный элемент нагрузки в схемах с n-каналом.

Стремление к режиму микротоков привело к схеме с нагрузочным поли­кремниевым резистором (второй случай, нагрузка типа рис. 4.26, в). Высокоомные нагрузочные резисторы изготовляются из поликристаллического кремния и пространственно расположены над областью транзисторов, что придает схеме также и высокую компактность. Режим микротоков нужен для кристаллов Высокого уровня интеграции, но создает и ряд трудностей, в первую очередь низкую скорость переключения триггера (микротоки не в состоянии быстро перезаряжать паразитные емкости схемы) и маломощ­ность выходных сигналов. Первый недостаток преодолевается тем, что триггер переключается под воздействием мощных сигналов записи инфор­мации через ключевые транзисторы, а не за счет только внутренних токов цепей обратных связей. Вторая особенность требует применения высокочув­ствительных усилителей считывания. Это объясняет использование так на­зываемых усилителей-регенераторов в статических ЗУ (ранее они были ха­рактерны только для динамических).

Запоминающие элементы статических ОЗУ, выполненных по КМОП техно­логии, показаны на рис. 4.27, а в обозначениях США. Эти элементы по­строены так же, как и элементы на n-МОП транзисторах, и не требуют до­полнительных пояснений.

Выходной каскад с третьим состоянием

На рис. 4.27, б показан выходной каскад с третьим состоянием, используе­мый в КМОП ЗУ. Низкий уровень сигнала и высокий уровень сигнала R/W, означающие разрешение операции чтения, создают на выходе элемен­та ИЛИ-НЕ высокий уровень логической единицы, открывающий транзисторы ТЗ и Т4 и, тем самым, позволяющий нормально работать инвертору на транзисторах Т1 и Т2 через который данные передаются на выход. При всех иных комбинациях сигналов и R/W выход элемента ИЛИ-НЕ име­ет низкий уровень логического нуля, при котором транзисторы ТЗ и Т4 заперты и выход DO находится в состоянии "отключено".



Рис. 4.27. Схемы триггерного запоминающего элемента (а) и выходного каскада (б) в схемртехнике КМОП

Внешняя организация и временные диаграммы статических ЗУ

В номенклатуре статических ЗУ представлены ИС с одноразрядной и сло­варной организацией. Внешняя организация статического ЗУ емкостью 64 Кбита (8Кх8) показана на рис. 4.28. Состав и функциональное назначе­ние сигналов адреса А12-0, выборки кристалла, чтения/записи R/W со­ответствуют рассмотренным выше сигналам аналогичного типа. Входы и выходы ИС совмещены и обладают свойством двунаправленных передач.

Имеется также вход разрешения по выходу, пассивное состояние кото­рого ( = Н) переводит выходы в третье состояние. Работа ЗУ отобража­ется таблицей (табл. 4.1).



Рис. 4.28. Пример внешней организации статического ЗУ Таблица 4.1

Функционирование ЗУ во времени регламентируется временными диаграм­мами, устанавливаемыми изготовителем. В основу кладутся определенные требования. Например, чтобы исключить возможность обращения к другой ячейке, рекомендуется подавать адрес раньше, чем другие сигналы, с опере­жением на время его декодирования. Адрес должен держаться в течение всего цикла обращения к памяти.



Рис. 4.29. Временные диаграммы процессов чтения (а) и записи (б) в статическом ЗУ

Затем следует подать сигналы, определяющие направление передачи данных и, если предполагается запись, то записываемые данные, а также сигналы выборки кристалла и, при чтении, разрешения выхода. Среди этих сигналов будет и стробирующий, т. е. выделяющий временной интервал непосредст­венного выполнения действия. Таким сигналом для разных ЗУ может слу­жить как сигнал R/W, так и сигнал .

Статические ЗУ подразделяются на асинхронные и тактируемые: В такти­руемых ЗУ к определенным сигналам (как правило, к сигналу ) предъяв­ляется требование импульсного характера.


23. Искусственная энергонезависимость статических ЗУ.

Статические ОЗУ энергозависимы — при снятии питания информация в триггерных запоминающих элементах теряется. Можно придать им искусст­венную энергонезависимость с помощью резервного источника питания.

Для подключения к накопителю ЗУ резервного источника питания разра­ботчики памяти рекомендуют схему, приведенную на рис. 4.30, а. В этой схеме напряжение резервного источника несколько ниже напряжения ос­новного источника Ucc. В рабочем режиме накопитель питается от напря­жения Ucc, при этом диод Д1 проводит, а диод Д2 заперт. При снижении рабочего напряжения к накопителю автоматически подключается источник резервного питания. При этом проводит диод Д2, а диод Д1 запирается, т. к. при малых значениях Ucc он попадает под обратное смещение.

При разработке микропроцессорных систем вариант (рис. 4.30, а) недоста­точно надежен в связи со следующим обстоятельством. Напряжение питания системы Ucc вырабатывается источником, на выходе которого обычно имеется сглаживающий фильтр со значительной инерционностью. Поэтому при аварии питания напряжение Ucc не исчезает сразу, а относительно мед­ленно снижается. На начальном этапе этого процесса система продолжает работать, но в ее работе возможны ошибки. Желательно быстрее отреагиро­вать на аварию питания. Это достигается с помощью схем (рис. 4.30, б).



Рис. 4.30. Схемы подключения резервных источников питания к накопителям ЗУ (а, б)

Здесь нарушение нормальной работы источника питания обнаруживается контролем напряжения переменного тока (AC — Alternate Current). Наруше­ние можно выявить за один-два периода переменного напряжения, пока по­стоянное напряжение Ucc еще не изменилось. Признак нарушения AC_low служит запросом прерывания для процессора CPU. Получив запрос, процес­сор выполняет подпрограмму обслуживания прерывания A (Interrupt А), в хо­де которого передает содержимое своих регистров в стек накопителя (выполняет так называемое контекстное переключение) и заканчивает под­программу установкой триггера Т, что воздействует на обмотку реле, управ­ляющего ключом. В результате память подключается к резервному источнику.

При восстановлении нормального питания признак АС_погт вызывает про­грамму обслуживания прерывания В, в ходе которой из стека возвращаются в процессор данные для регистров процессора и сбрасывается триггер, что ведет к подключению памяти к основному источнику питания.


25. Схема динамического ЗУ.

В схеме динамического ЗУ (рис. 4.37) один из столбцов матрицы раскрыт полностью, другие столбцы аналогичны ему. Ключевые транзисторы для простоты изображения представлены кружками, как пояснено в левом верх­нем углу рисунка. Обозначения блоков стандартны за исключением обозна­чения ФТС — формирователь тактирующих сигналов.

В исходном состоянии (до обращения к ЗУ) сигнал пассивен, т. е. имеет высокий уровень, который замыкает ключи 1 и подает напряжение Ucc/2 на подушины записи-считывания ЛЗСд и ЛЗСд для их предзаряда. При обраще­нии к ЗУ активизируется сигнал RAS одновременно с подачей по шине адре­са А первого полуадреса (адреса строки). При этом ключи 1 размыкаются и линии записи-считывания изолируются от источника напряжения Ucc/2, а формирователь ФТС1 вырабатывает пару последовательных сигналов Ф1 и Ф2. Тактирующий сигнал Ф1 разрешает загрузку регистра РгХ и работу де­шифратора ДШХ, одна из выходных линий которого возбуждается и выбирает все ЗЭ строки, адрес которой содержится в регистре РгХ.



Рис. 4.37. Схема динамического ЗУ

В разрыв между секциями ЛЗСд и ЛЗСв включен усилитель-регенератор, для которого подключение ЗЭ, хранящего единицу или ноль, создает дисбаланс входных сигналов.

Второй тактирующий сигнал Ф2 снимает сигнал "Подготовка" с усилителей-регенераторов, и они срабатывают, формируя в своих точках входов-выходов полные уровни сигналов, что восстанавливает состояния ЗЭ выбранной строки.

Для последующих операций чтения или записи требуется наличие сигнала CAS, разрешающего формирователю ФТС2 формирование второй'пары так­тирующих сигналов ФЗ и Ф4. Сигнал ФЗ загружает в PrY адрес столбца, а Ф4 активизирует дешифратор ДШУ, вследствие чего открываются ключи 2 выбранного столбца.

В зависимости от сигнала R/W, линии ЛЗС подключаются либо к выходной шине данных (через ключ 4 при R/W = 1), либо к линии входных данных (через ключи 3 при R/W =0). •

Для операции регенерации, целиком проходящей внутри ЗУ, связь с внеш­ними выводами не требуется, поэтому для нее достаточно подачи только сигнала RAS (совместно с адресами регенерируемых строк) и выработки только тактирующих сигналов Ф1 и Ф2.

Кроме режимов записи и считывания, в динамических ЗУ иногда организуют дополнительные режимы, в частности, режим "считывание-модификация-запись". В этом режиме в одном цикле слово считывается и вновь записывает­ся по тому же адресу, но может быть изменено (модифицировано). Такой ре­жим используется в ЗУ с коррекцией ошибок, например, с применением ко­дов Хемминга. В этом случае слово с контрольными разрядами считывается, проверяется контрольной схемой и при необходимости исправляется и вновь записывается по старому адресу. Длительность цикла режима "считывание-модификация-запись" больше циклов записи и считывания, но меньше их суммы, поэтому время на коррекцию содержимого ЗУ сокращается.


26. СБИС DRAM.

В динамических ЗУ (DRAM) данные хранятся в виде зарядов емкостей МОП-структур и основой ЗЭ является просто конденсатор небольшой ем­кости. Такой ЗЭ значительно проще триггерного, содержащего б транзисто­ров, что позволяет разместить на кристалле намного больше ЗЭ (в 4...5 раз) и обеспечивает динамическим ЗУ максимальную емкость. В то же время конденсатор неизбежно теряет со временем свой заряд, и хранение данных требует их периодической регенерации (через несколько миллисекунд).

Запоминающие элементы

Известны конденсаторные ЗЭ разной сложности. В последнее время прак­тически всегда применяют однотранзисторные ЗЭ — лидеры компактности, размеры которых настолько малы, что на их работу стали влиять даже ос-частицы, излучаемые элементами корпуса ИС.



Рис. 4.32. Схема и конструкция запоминающего элемента динамического ЗУ

Электрическая схема и конструкция однотранзисторного ЗЭ показаны на рис. 4.32. Ключевой транзистор отключает запоминающий конденсатор от линии записи-считывания или подключает его к ней. Сток транзистора не имеет внешнего вывода и образует одну из обкладок конденсатора. Другой обкладкой служит подложка. Между обкладками расположен тонкий слой диэлектрика — оксида кремния SiO2.

В режиме хранения ключевой транзистор заперт. При выборке данного ЗЭ на затвор подается напряжение, отпирающее транзистор. Запоминающая емкость через проводящий канал подключается к линии записи-считывания и в зави­симости от заряженного или разряженного состояния емкости различно влия­ет на потенциал линии записи-считывания. При записи потенциал линии за­писи-считывания передается на конденсатор, определяя его состояние.

Процесс чтения состояния запоминающего элемента. Фрагмент ЗУ (рис. 4.33) показывает ЗЭ, усилитель считывания УС а также ключи К1 и КО соответ­ственно записи единицы и нуля. К линии записи-считывания (ЛЗС) под­ключено столько ЗЭ, сколько строк имеется в запоминающей матрице. Осо­бое значение имеет емкость ЛЗС Сл, в силу большой протяженности линии и большого числа подключенных к ней транзисторов многократно превы­шающая емкость ЗЭ.

Перед считыванием производится предзаряд ЛЗС. Имеются варианты ЗУ с предзарядом ЛЗС до уровня напряжения питания и до уровня его половины.

Рассмотрим последний вариант в силу его большей схемной простоты. Итак, перед считыванием емкость Сл заряжается до уровня Ucc/2. Будем считать, что хранение единицы соответствует заряженной емкости Сз, а хра­нение нуля — разряженной.

При считывании нуля к ЛЗС подключается емкость Сз, имевшая нулевой заряд. Часть заряда емкости Сл перетекает в емкость Сз, и напряжения на них уравниваются. Потенциал ЛЗС снижается на величину U, которая и является сигналом, поступающим на усилитель считывания. При считыва­нии единицы, напротив, напряжение на Сз составляло вначале величину Ucc и превышало напряжение на ЛЗС. При подключении Сз к ЛЗС часть заряда стекает с запоминающей емкости в Сл и напряжение на ЛЗС уве­личивается на U. Графики сигналов при считывании нуля и единицы показаны на рис. 4.34.



Рис. 4.33. Фрагмент схемы динамического ЗУ



Рис. 4.34. Временные диаграммы сигналов при считывании данных в динамических ЗУ

Значение U нетрудно вычислить на основе анализа любого из процессов — считывания нуля или считывания единицы. Для считывания нуля справедли­вы следующие рассуждения. До выборки ЗЭ емкость ЛЗС имела заряд



После выборки ЗЭ этот же заряд имеет суммарная емкость Сл + Сз, и можно записать следующее соотношение:



Приравнивая выражения для одного и того же значения заряда Q, получим соотношение



из которого следует выражение



В силу неравенства Сз << Сл сигнал U оказывается слабым.

Кроме того, считывание является разрушающим — подключение запоми­нающей емкости к ЛЗС изменяет ее заряд.

Мерами преодоления отмеченных недостатков служат способы увеличения емкости Сз (без увеличения площади ЗЭ), уменьшения емкости ЛЗС и при­менение усилителей-регенераторов для считывания данных.

В направлении увеличения Сз можно указать разработку фирмой Сименс нового диэлектрика (двуокиси титана TiO2), имеющего диэлектрическую постоянную в 20 раз большую, чем SiO2. Это позволяет при той же емкости сократить площадь ЗЭ почти в 20 раз или увеличить Сз даже при уменьше­нии ее площади. Имеются и варианты с введением в ЗЭ токоусиливающих структур, что также эквивалентно увеличению емкости ЗЭ.

Уменьшения емкости ЛЗС можно достичь "разрезанием" этой линии на две половины с включением дифференциального усилителя считывания в раз­рыв между половинами ЛЗС (рис. 4.35, а). Очевидно, что такой прием вдвое уменьшает емкость линий, к которым подключаются запоминающие емко­сти, т. е. вдвое увеличивает сигнал U.



Рис. 4.35. Схема включения усилителя-регенератора в разрыв линии записи-считывания динамического ЗУ (а) и вариант схемной реализации усилителя-регенератора (б)


27. Усилители-регенераторы DRAM.

Усилители-регенераторы строятся на основе триггерных схем. Один из воз­можных вариантов (рис. 4.35, б) основан на введении в схему дополнитель­ного сигнала "Подготовка" для управления нагрузочными транзисторами TH1 и TH2. Вначале сигнал "Подготовка" имеет низкий уровень и нагрузоч­ные транзисторы заперты. В этом состоянии усилитель-регенератор воспри­нимает слабые сигналы считывания с линий ЛЗС. Одна из половин ЛЗС, к которой не подключается Сз, сохраняет напряжение предзаряда Ucc/2, на­пряжение на другой половине, к которой подключается выбранный ЗЭ, от­клоняется от напряжения предзаряда на U в ту или иную сторону в завйсимости от того, считывается единица или ноль. Неравенство напряжений в точках А и В вносит несимметрию проводимостей транзисторов T1 и T2. Для считывания и регенерации данных сигнал "Подготовка" переводится на высо­кий уровень. Транзисторы TH1 и TH2 открываются, и возникает схема тригге­ра, находящегося в неустойчивом состоянии, близком к симметричному. Та­кой триггер в силу своих свойств быстро перейдет в устойчивое состояние, предопределенное начальной несимметрией его режима. На выходах триггера сформируются полные напряжения высокого и низкого уровней. Так как од­ни и те же точки А и В являются одновременно и входами и выходами усили­теля-регенератора, после своего срабатывания он восстанавливает на емкости Сз полное значение считанного сигнала. Тем самым автоматически осуществ­ляется регенерация данных в ЗЭ. Состояние триггера определяет также сигна­лы, выводимые во внешние цепи в качестве считанной информации.


28. DRAM.

В динамических ЗУ (DRAM) данные хранятся в виде зарядов емкостей МОП-структур и основой ЗЭ является просто конденсатор небольшой ем­кости. Такой ЗЭ значительно проще триггерного, содержащего б транзисто­ров, что позволяет разместить на кристалле намного больше ЗЭ (в 4...5 раз) и обеспечивает динамическим ЗУ максимальную емкость. В то же время конденсатор неизбежно теряет со временем свой заряд, и хранение данных требует их периодической регенерации (через несколько миллисекунд).

Запоминающие элементы

Известны конденсаторные ЗЭ разной сложности. В последнее время прак­тически всегда применяют однотранзисторные ЗЭ — лидеры компактности, размеры которых настолько малы, что на их работу стали влиять даже ос-частицы, излучаемые элементами корпуса ИС.



Рис. 4.32. Схема и конструкция запоминающего элемента динамического ЗУ

Электрическая схема и конструкция однотранзисторного ЗЭ показаны на рис. 4.32. Ключевой транзистор отключает запоминающий конденсатор от линии записи-считывания или подключает его к ней. Сток транзистора не имеет внешнего вывода и образует одну из обкладок конденсатора. Другой обкладкой служит подложка. Между обкладками расположен тонкий слой диэлектрика — оксида кремния SiO2.

В режиме хранения ключевой транзистор заперт. При выборке данного ЗЭ на затвор подается напряжение, отпирающее транзистор. Запоминающая емкость через проводящий канал подключается к линии записи-считывания и в зави­симости от заряженного или разряженного состояния емкости различно влия­ет на потенциал линии записи-считывания. При записи потенциал линии за­писи-считывания передается на конденсатор, определяя его состояние.

Мультиплексирование шины адреса

Особенностью динамических ЗУ является мультиплексирование шины адре­са. Адрес делится на два полуадреса, один из которых представляет собою адрес строки, а другой — адрес столбца матрицы ЗЭ. Полуадреса подаются на одни и те же выводы корпуса ИС поочередно. Подача адреса строки со­провождается соответствующим стробом RAS (Row Address Strobe), а адреса столбца — стробом CAS (Column Address Strobe). Причиной мультиплекси­рования адресов служит стремление уменьшить число выводов корпуса ИС и тем самым удешевить ее, а также то обстоятельство, что полуадреса и сигна­лы RAS и CAS в некоторых режимах и схемах используются различно (например, в режимах регенерации адрес столбца вообще не нужен). Сокра­щение числа внешних выводов корпуса для динамических ЗУ особенно акту­ально, т. к. они имеют максимальную емкость и, следовательно, большую раз­рядность адресов. Например, ЗУ с организацией 16Мх1 имеет 24-разрядный адрес, а мультиплексирование сократит число адресных линий на 12.

Внешняя организация и временные диаграммы

На рис. 4.36 показаны внешняя организация и временные диаграммы дина­мического ОЗУ. Циклы обращения к ЗУ начинаются сигналом и за­паздывающим относительно него сигналом . Отрицательным фронтам этих сигналов соответствуют области подачи на адресные линии ЗУ полуад­ресов, адресующих строки .и столбцы матрицы соответственно. Согласно указанию выполняемой операции (сигналу R/W) либо вырабатываются вы­ходные данные DO, либо принимаются входные данные DI. В циклах реге­нерации подаются только импульсные сигналы и адреса строк. Облас­ти безразличных значений сигналов на рисунке заштрихованы.



Рис. 4.36. Пример внешней организации и временных диаграмм динамического ЗУ


29. Контроллер DRAM.

Во избежание потери информации динамические ЗУ нуждаются в постоян­ной регенерации. Без обновления информация в виде зарядов конденсато­ров может сохраняться только в течение нескольких миллисекунд (в совре­менных ИС это интервал от 1 до 15 мс).

Традиционным режимом регенерации является режим строчной регенера­ции путем осуществления циклов чтения по всем строкам матрицы ЗЭ. При этом процесс не сопровождается выдачей данных на выходные буферы, а целиком проходит внутри ЗУ. Используются только адреса строк, а адреса столбцов не требуются.

Если длительность цикла чтения tcv а число строк матрицы ЗУ NCTp, то на регенерацию данных потребуется время tper = tcyNCTp. Относительные поте­ри времени на регенерацию составят величину

τрег = tper/ Tper

где Трег — период повторения операции регенерации.

Например, в ЗУ емкостью 1 Мбит с организацией 1Мх1, для которого дли­тельность цикла чтения равна 100 не, а период регенерации составляет 5 мс, потери времени на регенерацию составят

(210 = 1024 — число строк в квадратной матрице, содержащей 1М запоми­нающих элементов).

Пример структуры контроллера регенерации, управляющего этим процес­сом, приведен на рис. 4.44. Модуль памяти составлен из одноразрядных-микросхем, число которых равно разрядности хранимых в ЗУ слов. Относи­тельно входных сигналов все микросхемы включены параллельно. В рабочем режиме модулем управляет процессор, в режиме регенерации — контроллер. В рабочем режиме триггеры Т1 и Т2 сброшены. Нулевое значение выхода Т2 сбрасывает счетчик CTR, блокирует передачу через элемент И-ИЛИ строба RASper и по адресному входу А мультиплексора MUX2 обеспечивает переда­чу на выход этого мультиплексора адресов от мультиплексора MUX1.
1   2   3   4   5   6   7   8   9   10

Похожие:

1. Простейшие модели и система параметров логических элементов Даже самые сложные преобразования цифровой информации, в конечном счете, сводятся к простейшим iconЗазнаев О. И. Вторая молодость «долгожителя»: концепт «политический институт» в современной науке Раздел Теоретические проблемы политологии
Институты – это конструкции, созданные человеческим сознанием. Но даже самые убежденные представители неоклассической школы признают...
1. Простейшие модели и система параметров логических элементов Даже самые сложные преобразования цифровой информации, в конечном счете, сводятся к простейшим iconЛекция: Адресация операндов Основная функция любого процессора, ради которой он и создается, это выполнение команд. Система команд, выполняемых процессором,
Система команд, выполняемых процессором, представляет собой нечто подобное таблице истинности логических элементов или таблице режимов...
1. Простейшие модели и система параметров логических элементов Даже самые сложные преобразования цифровой информации, в конечном счете, сводятся к простейшим iconЛекция: природный фактор
В конечном счете все, чем обладает современный человек, кроме знаний и информации, сделано из природного материала, пусть и преобразованного....
1. Простейшие модели и система параметров логических элементов Даже самые сложные преобразования цифровой информации, в конечном счете, сводятся к простейшим iconПрограмма «Credo Топополан» программа создания цифровой модели местности и выпуска топографических плАнов
Назначение: создание цифровой модели местности инженерного назначения, выпуск планшетов и чертежей топографических планов
1. Простейшие модели и система параметров логических элементов Даже самые сложные преобразования цифровой информации, в конечном счете, сводятся к простейшим iconМежсистемные взаимодействия в сложных информационных структурах создания рэс
Показаны преобразования модели при изменении параметров изделия в ходе жизненного цикла и результаты применения подобных методик...
1. Простейшие модели и система параметров логических элементов Даже самые сложные преобразования цифровой информации, в конечном счете, сводятся к простейшим iconОпределение параметров модели процесса миграции радионуклидов в почве
Предлагается методика экспериментального определения параметров модели процесса миграции радионуклидов в почве
1. Простейшие модели и система параметров логических элементов Даже самые сложные преобразования цифровой информации, в конечном счете, сводятся к простейшим iconУтренняя гимнастика
Основные движения бег и подскоки обязательно включаются в утреннюю гимнастику, они усиливают деятельность сердечно-сосудистой и дыхательной...
1. Простейшие модели и система параметров логических элементов Даже самые сложные преобразования цифровой информации, в конечном счете, сводятся к простейшим icon1 00 книг, без которых нельзя прожить
В конечном счете, качество выигрывает. Хотя люди и скупали "Код да Винчи" миллионными тиражами, но в опросе о любимых книгах британцев...
1. Простейшие модели и система параметров логических элементов Даже самые сложные преобразования цифровой информации, в конечном счете, сводятся к простейшим iconПятая международная конференция
Законы преобразования информации: Общая теория информации и интеллект. (Yi-Xin Zhong, Китай)
1. Простейшие модели и система параметров логических элементов Даже самые сложные преобразования цифровой информации, в конечном счете, сводятся к простейшим iconРекомендации участникам олимпиады по истории основные подходы к проведению Олимпиады по истории
Особо выделим цель – отбор учащихся-победителей для создания ими портфолио успешности ученика и, в конечном счете, формирования льготных...
Разместите кнопку на своём сайте:
Библиотека


База данных защищена авторским правом ©lib2.znate.ru 2012
обратиться к администрации
Библиотека
Главная страница